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搜索资源列表

  1. vhdl-多功能电子表

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  2. 这是一个用vhdl编的多功能电子秒表,可以记录几个人的时间,并且可以在跑秒的时候查看记录。。〔原创〕-This is a series with VHDL multifunctional electronic stopwatch, can be recorded by several people, and that they could run in the second examined the records. . [Original]
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:5527
    • 提供者:王继东
  1. daima.用VHDL语言设计一个数字秒表

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  2. 用VHDL语言设计一个数字秒表: 1、 秒表的计时范围是0秒~59分59.99秒,显示的最长时间为59分59秒。 2、 计时精度为10MS。 3、 复位开关可以随时使用,按下一次复位开关,计时器清零。 4、 具有开始/停止功能,按一下开关,计时器开始计时,再按一下,停止计时。系统设计分为几大部分,包括控制模块、时基分频模块、计时模块和显示模块等。其中,计时模块有分为六进制和十进制计时器。计时是对标准时钟脉冲计数。计数器由四个十进制计数器和两个六进制计数器构成,其中毫秒位、十毫秒位、秒位和
  3. 所属分类:VHDL编程

    • 发布日期:2016-01-26
    • 文件大小:4767
    • 提供者:SAM
  1. miaobiao 用verilog VHDL描写的秒表程序

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  2. 用verilog VHDL描写的秒表程序,可以显示百分秒,秒和分。-Verilog VHDL with the descr iption of a stopwatch program, can display the arc, seconds and points.
  3. 所属分类:其他小程序

    • 发布日期:2017-03-23
    • 文件大小:380463
    • 提供者:彭全飞
  1. stopwatch.rar

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  2. 秒表可计时,用VHDL编译的源代码,从0.1到60秒计时,解压后直接用Quartus打开project即可,Stopwatch timer can be used to compile the VHDL source code, from 0.1 to 60 seconds from time, after extracting the direct use of Quartus can open the project
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:578005
    • 提供者:xie
  1. CLOCK

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  2. 文通过ALTERA公司的quartus II软件,用Verilog HDL语言完成多功能数字钟的设计。主要完成的功能为:计时功能,24小时制计时显示;通过七段数码管动态显示时间;校时设置功能,可分别设置时、分、秒;跑表的启动、停止 、保持显示和清除。-Through the ALTERA company quartus II software, using Verilog HDL language to complete the design of multi-function digital
  3. 所属分类:Other systems

    • 发布日期:2017-03-22
    • 文件大小:182531
    • 提供者:张保平
  1. VHDL_MIAOBIAO_CODE

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  2. 基于CYCLONE系列FPGA EP1C3T144C8的VHDL秒表代码-CYCLONE series based on the FPGA EP1C3T144C8 stopwatch VHDL code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:423490
    • 提供者:沈世荣
  1. vhdl_miaobiao

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  2. 用vhdl实现秒表的功能,具有秒表功能,有分、秒显示,后期可以自己添加闹钟的模块。 -Use VHDL to achieve the functions of a stopwatch with a stopwatch function, who, seconds indicates that the latter can add their own alarm clock module.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:3636
    • 提供者:佘斌
  1. VHDL

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  2. 1 8位加法器的设计 2 分频电路 3 数字秒表的设计-1 8 adder design of 2-circuit design of 3 digital stopwatch
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:569679
    • 提供者:dai
  1. vhdl

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  2. 6位LED电子钟,非常实用实做过实验,自动报时,秒表-6 LED electronic clock, very useful experiment is done, automatic timer, stopwatch. . .
  3. 所属分类:Document

    • 发布日期:2017-04-14
    • 文件大小:4230
    • 提供者:王睿
  1. stopwatch

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  2. VHDL语言设计的秒表,实现计时功能,实现报时功能,并且通过硬件实验。-VHDL language design stopwatch, timer function of the realization, the realization of time functions, and through hardware experiments.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1647747
    • 提供者:王蕊
  1. stopwatch

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  2. Quartus II工程压缩文件,是一个典型的基于FPGA的秒表工程项目,有50MHz分频、计数、译码等模块。采用VHDL语言编写。-Quartus II project files, is a typical FPGA-based project of the stopwatch, a 50MHz frequency, counting, decoding modules. Using VHDL language.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:465122
    • 提供者:kg21kg
  1. deCPLDVHDLshijong

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  2. 基于CPLD的VHDL语言数字钟(含秒表)设计 利用一块芯片完成除时钟源、按键、扬声器和显示器(数码管)之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短(设计过程中即可实现时序仿真)、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式(原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计)实现数字钟的设计、下载和调试。 -CPLD based on the VHDL language di
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-03-31
    • 文件大小:95274
    • 提供者:wuhuisong
  1. StopWatch

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  2. Verilog 编写的 秒表程序,在数码管上显示,带有清0和暂停键-Stopwatch Implemented by Verilog hdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:584483
    • 提供者:洪磊
  1. stopwatch

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  2. 基于vhdl的数字秒表,计时精度为1/100秒,最长计时时间为59分59.59秒;设有复位开关、起停开关;验证可用。-On vhdl digital stopwatch, timing accuracy of 1/100 seconds, the longest time time of 59 minutes 59.59 seconds with reset switch, start-stop switches validation is available.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:265845
    • 提供者:ly
  1. VHDL

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  2. (1)用VHDL语言编写程序,在EDA实验板上实现 (2)能正常计时。显示模式分为两种,即24小时制和12小时制。其中12小时制须显示上,下午(用指示灯显示)。时,分,秒都要显示。 (3). 手动校准电路。用一个功能选择按钮选择较时,分功能,用另一个按钮调校对应的时和分的数值。 用VHDL语言编写程序,在EDA实验板上实现 (4) 整点报时。 (5). 闹钟功能。 (6).秒表功能。-(1) using VHDL language program, in the EDA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:4061
    • 提供者:malon
  1. stopwatch

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  2. 数字秒表的VHDL代码。当设计文件加载到目标器件后,设计的数字秒表从00-00-00开始计秒。,直到按下停止按键(按键开关S2)。数码管停止计秒。按下开始按键(按键开关S1),数码管继续进行计秒。按下复位按键(核心板上复位键)秒表从00-00-00重新开始计秒。-The VHDL code for digital stopwatch. When the design document loaded into the target device, the designed digital stop
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-11
    • 文件大小:1457
    • 提供者:王唐小菲
  1. STOPWATCH

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  2. 是基于FPGA/CPLD的跑表程序,可以存储记录多个运动员的跑步时间,是利用VHDL语言编写的,可以有助于学习EDA技术,可以参考学习,可以帮助你完成VHDL语言的课程设计。-Is based on FPGA/CPLD s stopwatch program, many athletes can store records of running time, is the use of VHDL language, and can help to learn EDA, can refer to t
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:661825
    • 提供者:王亮
  1. Digital-stopwatch-design

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  2. 数字秒表的设计报告,用VHDL语言编写程序,实现分析讨论中各种功能,分别进行编译并生成相应的模块,然后将这些模块连接起来形成电路图,并进行编译、仿真。-Digital stopwatch design reports, using VHDL language programming, analysis and discussion of various functions to achieve, respectively, to compile and generate the correspo
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:375786
    • 提供者:吴亮
  1. stopwatch-VHDL

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  2. 自己用VHDL语言写的一个秒表程序,包括秒,分秒和百分秒。有程序说明和VHDL代码,一看就懂-Own use VHDL language used to write a stopwatch program, including the seconds, minutes and seconds and hundredths of a second. There descr iption of the procedures and VHDL code, one can understand
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-07-07
    • 文件大小:183296
    • 提供者:conley
  1. 数字跑表VHDL

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  2. 基于VHDL 实现1小时的数字跑表,包含计数器、数据存储等部分(VHDL realization of digital stopwatch based on 1 hours, including counter, data storage etc.)
  3. 所属分类:中间件编程

    • 发布日期:2018-05-01
    • 文件大小:15360
    • 提供者:zaylee
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